Verilog on 兜忆轩 | Cedric's Compiler Notes

Verilog on 兜忆轩 | Cedric's Compiler Noteshttps://douyixuan.github.io/tags/verilog/Recent content in Verilog on 兜忆轩 | Cedric's Compiler Notes兜忆轩 | Cedric's Compiler Noteshttps://douyixuan.github.io/images/papermod-cover.pnghttps://douyixuan.github.io/images/papermod-cover.pngHugo -- 0.146.0en-usFri, 09 Oct 2026 12:22:00 +0800024 · 分数更低，就更接近真实芯片设计吗？https://douyixuan.github.io/posts/ai-silicon-papers/2026-10-09/Fri, 09 Oct 2026 12:22:00 +0800https://douyixuan.github.io/posts/ai-silicon-papers/2026-10-09/ChipBench 用更长、更复杂的 RTL 模块，以及调试和参考模型生成任务，让先进模型的成绩显著下降；但 benchmark 的难度、真实性与结论外推范围仍需分别判断。008 · 过了编译，为何长 RTL 仍几乎全错？https://douyixuan.github.io/posts/ai-silicon-papers/2026-09-21/Mon, 21 Sep 2026 12:22:00 +0800https://douyixuan.github.io/posts/ai-silicon-papers/2026-09-21/ChipVerilog 把 RTL 生成评测推进到长模块和跨模块层级：强模型大多能生成可编译代码，但功能正确率随规模与层级迅速下降；这也暴露了规格来源和验证口径的边界。