https://douyixuan.github.io/tags/formal-equivalence/Recent content in Formal-Equivalence on 兜忆轩 | Cedric's Compiler Noteshttps://douyixuan.github.io/images/papermod-cover.pnghttps://douyixuan.github.io/images/papermod-cover.pngHugo -- 0.146.0en-usTue, 29 Sep 2026 12:06:00 +0800https://douyixuan.github.io/posts/ai-silicon-papers/2026-09-29/Tue, 29 Sep 2026 12:06:00 +0800https://douyixuan.github.io/posts/ai-silicon-papers/2026-09-29/ChipMEM 只把通过 EDA 验证的轨迹提炼为程序性记忆，并用工具调用统计指导重试；实验显示它能改善部分 RTL 优化和未见测试平台任务，但迁移证据仍受样本量与单次评测限制。https://douyixuan.github.io/posts/ai-silicon-papers/2026-09-26/Sat, 26 Sep 2026 12:26:00 +0800https://douyixuan.github.io/posts/ai-silicon-papers/2026-09-26/RTL-BenchLS 用原 RTL 与形式等价构造自监督任务，将可验证评测扩展到 10,028 个设计；代价是把正确性锚定为复现参考实现的行为，而不是满足独立规格。https://douyixuan.github.io/posts/ai-silicon-papers/2026-09-21/Mon, 21 Sep 2026 12:22:00 +0800https://douyixuan.github.io/posts/ai-silicon-papers/2026-09-21/ChipVerilog 把 RTL 生成评测推进到长模块和跨模块层级：强模型大多能生成可编译代码，但功能正确率随规模与层级迅速下降；这也暴露了规格来源和验证口径的边界。